Direction scientifique
Transfert de connaissances vers l'industrie

Programme de stages

Développement de méthodes d'optimisation de circuits booléens pour la cryptographie homomorphe .

DACLE

Mathématiques, information  scientifique, logiciel - Mathématiques, information  scientifique, logiciel

Saclay

Ile de France

6 mois

7643

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : p.aubry@cea.fr

Un système de chiffrement homomorphe permet d'exécuter un ensemble complet d'opérations logiques - AND et XOR - directement sur des données chiffrées c'est à dire sans les déchiffrer .Pour aider le développeur à utiliser  cette technologie , le CEA LIST a développé l'outil Open source Cingulata qui permet d'exécuter homomorphiquement des programmes écrits dans un langage de haut niveau (C++).En effet , cet outil permet de transformer le code source de haut niveau dans un circuit boléen équivalent et d'exécuter ce circuit sur des données chiffrées. Grâce à cet outil, certaines entreprises peuvent ainsi fournir des services sur des données d'utilisateurs tout en préservant leur vie privée. Ces méthodes intéressent différents domaines d'application, tels que médical, l'industrie du futur ou la publicité ciblée.Néanmoins, les performances des implémentations actuelles ne permettent pas encore de pouvoir déployer ces services à grande échelle. En effet, les calculs en homomorphe induisent par construction du bruit .Ce bruit tend à augmenter avec la complexité des calculs effectués et les performances de calcul sont ainsi détériorées. L'objectif du stage est de proposer et de développer des réécritures de circuits booléens afin de minimiser le bruit induit et ainsi améliorer les performances des cryptosystèmes homomorphes Le but du stage est de développer un outil d'optimisation des circuits booléens spécifique aux contraintes de la cryptographie homomorphe .Parmi les différentes étapes à atteindre , on peut mentionner : -compréhension de l'outil Cingulata permettant la transformation des applications sur les données chiffrées de manière homomorphe en circuits booléens -identification des contraintes liées à l'exécution des circuits booléens en homomorphe et modélisation du problème d'optimisation à résoudre -étude de l'art sur des algorithmes d'optimisation existants pour les calculs booléens -comparaison et analyse de différents choix pour les algorithmes de résolution du problème d'optimisation identifié précédemment implémentation et validation de l'algorithme d'optimisation mettant en œuvre la solution retenue

Le stage vise à qualifier les aspects magnétiques, électriques, et thermiques de noyaux de transformateurs innovants.

DTNM

Composants et équipements électroniques - Composants et équipements électroniques

Grenoble

Rhône-Alpes

6 mois

SUPELEC , ENSE3

7641

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : marc.bohnke@cea.fr

  Le Laboratoire des Matériaux et Composants Magnétiques de l’institut LITEN, situé au CEA de Grenoble est une unité d’une dizaine de personnes spécialisée dans la mise en œuvre de matériaux magnétiques par différentes techniques (PIM, fabrication additive), la simulation électromagnétique, la conception de composants magnétiques innovants pour diverses applications (chargeurs, convertisseurs, capteurs, moteurs, …). Ce laboratoire est à la frontière du monde des matériaux inorganiques, de l’ingénierie des procédés, et de l’électronique. Pour répondre à une demande croissante de miniaturisation des convertisseurs de puissance, le LMCM développe des noyaux de transformateurs ultra compacts qui nécessitent d’être caractérisés pour pouvoir être optimisés ; le/la candidat(e) aura en charge la qualification complète du noyau, d’abord sur banc de test qu’il aura en charge de développer et de fiabiliser, puis en situation dans le convertisseur final. Il/Elle sera un référent technique dans le domaine de l’électronique / électronique de puissance pour le laboratoire Le/la candidat(e) établira un rapport complet mettant en lumière les performances magnétiques, électriques, thermiques du composant, et définira les axes d’améliorations si besoin. Adaptable, personne de terrain et bon communicant, il/elle sera en interaction forte avec les référents techniques et les chefs de projets du laboratoire, ainsi qu’avec certaines équipes du LETI. Pour postuler, merci d'envoyer CV + LM à : marc.bohnke@cea.fr

Vérification d'anomalies temporelles sur des processeurs à pipeline VLIW ou à exécution entrelacée de threads

DACLE

Mathématiques, information  scientifique, logiciel - Mathématiques, information  scientifique, logiciel

Saclay

Ile de France

6 mois

7640

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : belgacem.ben-hedia@cea.fr

Une anomalie temporelle est un phénomène contre intuitif pour lequel une accélération locale de l'exécution d'un programme se traduit par un ralentissement global de ce programme.Ces phénomènes sont déclenchés lorsqu'un programme s'exécute au dessus d'une architecture matérielle présentant des mécanismes de cache , de spéculation ou tout simplement disposant d'un pipeline.L'identification de ces phénomènes est importante dans la conception des systèmes temps réel , présents dans de nombreux domaines (automobile, aéronautique, etc), car il est alors possible d'optimiser les méthodes d'estimation des temps d'exécution pire cas des programmes temps réel et donc de réduire le coût de ces systèmes. Le laboratoire L3S développe actuellement un outil de détection d'anomalies temporelles de programmes temps réel en exploitant des méthodes formelles .Pour cela, il est nécessaire de modéliser d'une manière formelle à la fois les programmes temps réel mais également les architectures matérielles .L'objectif de ce sujet de stage est de modéliser des processeurs dits prédictibles , soit à pipeline VLIW(very long instruction word ) soit à pipeline à exécution entrelacée de threads matérielles , dans cet outil de détection d'anomalies temporelles.

Développement d'une bibliothèque d'interface logicielle/matérielle sur FPGA

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, école d'ingénieur

7614

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : caaliph.andriamisaina@cea.fr

Aujourd’hui les applications sont de plus en plus complexes et la conception des systèmes électroniques qui doivent supporter leur exécution nécessitent l’utilisation de moyens de simulation et d’émulation de plus en plus avancés. La simulation de ces systèmes à plusieurs rôles dans la conception d’architectures. Elle permet de fournir un support pour le développement des couches applicatives et la validation des applications, mais également de concevoir, dimensionner, évaluer les performances et d’explorer l’espace de conception afin de garantir à haut niveau le fonctionnement des solutions matérielles développées. D’autre part, des solutions d’émulation ou de prototypage matérielles sont aujourd’hui utilisées par les industriels pour valider des circuits numériques de grande complexité. Ces solutions sont des cartes multi-FPGA capables d’émuler des circuits numériques préalablement décrits en VHDL puis synthétisés via les outils de synthèse FPGA. Elles offrent également de nombreuses possibilités de mise au point et d’observation des différents nœuds du circuit au sein même du FPGA. Le couplage entre ces moyens de simulation et d’émulation nécessite la mise en place d’une interface logicielle/matérielle, appelée transacteur. L’objectif de ce stage consiste à réaliser une bibliothèque de transacteurs, pour les protocoles standards dont l’AXI, le CAN et l’Ethernet. Il faudra pour cela, pour chaque protocole, développer un transacteur matériel en VHDL/Verilog et logiciel en C/C++, et évaluer la performance du transacteur développé sur FPGA. Le candidat commencera par le développement de transacteurs pour le protocole AXI4 (AXI4, AXI4-lite, AXI4-stream), le CAN puis pour l’Ethernet. Candidat à ce stage, vous êtes en dernière année de formation de deuxième cycle universitaire ou d’école d’ingénieur et disposez d’une bonne connaissance en C/C++, en VHDL et/ou Verilog, en conception FPGA et de l’outil Vivado de Xilinx. Exigeant et investi, vous avez à coeur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie.

Accélération matérielle sur FPGA d'un algorithme d'optimisation

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, école d'ingénieur

7613

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : francois.galea@cea.fr

Les FPGA sont de plus en plus considérés comme une solution efficace pour l’accélération d’algorithmes logiciels gourmands en temps de calcul. Le principe est de déporter les sections les plus coûteuses du logiciel vers une architecture matérielle spécifique, implémentée sur le FPGA. De par les possibilités de parallélisme offertes, des facteurs d’accélération importants peuvent être obtenus. Ce stage s’intéresse à l’accélération d’une heuristique de type recherche tabou ou algorithme génétique pour un problème de conception de circuits électroniques. En raison des tailles de problèmes rencontrées, l’exécution logicielle de cet algorithme nécessite un très grand nombre d’itérations, et peut nécessiter un temps très important, pouvant atteindre plusieurs heures. Le stage consistera en les étapes suivantes : - Prise en main de l’algorithme considéré. - Implémentation matérielle du coeur de l’algorithme en VHDL (selon les possibilités, en partant de zéro ou en s’aidant de l’outil de synthèse de haut niveau de Xilinx). - Intégration de l’architecture matérielle dans l’environnement du laboratoire pour une exécution sur une plate-forme FPGA de Xilinx. - Test et évaluation (performance, consommation énergétique) sur la plateforme. Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (BAC+5). La maîtrise du langage de programmation matérielle VHDL et celle du langage C sont indispensables. Des connaissances en optimisation combinatoire et en conception FPGA seront appréciées.

Implémentation et optimisation d'une architecture multicoeur RISCV sur une plateforme multi-FPGA

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, diplôme d'ingénieur

7611

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : benoit.tain@cea.fr

Aujourd’hui les applications sont de plus en plus complexes et les systèmes sur puce (SoC) devant supporter ces performances élevées augmentent aussi en complexité. La validation de ces systèmes passe souvent par l’étape de prototypage sur une plateforme à base de FPGA. Cependant, la complexité grandissante des SoC nécessite de plus en plus l’utilisation de plateformes de prototypage à base de plusieurs FPGA et ceci constitue un enjeu majeur pour la vérification de ces systèmes. L’objectif de ce stage consiste à implémenter une architecture multicoeur à base de processeurs RISC-V sur une plateforme proFPGA constituée de 2 FPGA Virtex 7 de Xilinx. Il faudra pour cela dans un premier temps, effectuer une partition manuelle de l’architecture, mettre en place l’interface de communication entre les partitions et implémenter les différentes partitions sur les différents FPGA. Le candidat sera alors amené à optimiser le multiplieur du processeur afin d’atteindre une fréquence de fonctionnement plus élevé. Dans un second temps, le candidat utilisera des partitions générées par un outil interne de partitionnement multi-FPGA afin de démontrer le fonctionnement d’un flot de conception multi-FPGA automatisé. Candidat à ce stage, vous êtes en dernière année de formation de deuxième cycle universitaire ou d’école d’ingénieur et disposez d’une bonne connaissance en C/C++, en VHDL et/ou Verilog, en conception FPGA et de l’outil Vivado de Xilinx. Exigeant et investi, vous avez à coeur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie.

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