Direction scientifique
Transfert de connaissances vers l'industrie

Programme de stages

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13 proposition(s).

Développement d'une bibliothèque d'interface logicielle/matérielle sur FPGA

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, école d'ingénieur

7614

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : caaliph.andriamisaina@cea.fr

Aujourd’hui les applications sont de plus en plus complexes et la conception des systèmes électroniques qui doivent supporter leur exécution nécessitent l’utilisation de moyens de simulation et d’émulation de plus en plus avancés. La simulation de ces systèmes à plusieurs rôles dans la conception d’architectures. Elle permet de fournir un support pour le développement des couches applicatives et la validation des applications, mais également de concevoir, dimensionner, évaluer les performances et d’explorer l’espace de conception afin de garantir à haut niveau le fonctionnement des solutions matérielles développées. D’autre part, des solutions d’émulation ou de prototypage matérielles sont aujourd’hui utilisées par les industriels pour valider des circuits numériques de grande complexité. Ces solutions sont des cartes multi-FPGA capables d’émuler des circuits numériques préalablement décrits en VHDL puis synthétisés via les outils de synthèse FPGA. Elles offrent également de nombreuses possibilités de mise au point et d’observation des différents nœuds du circuit au sein même du FPGA. Le couplage entre ces moyens de simulation et d’émulation nécessite la mise en place d’une interface logicielle/matérielle, appelée transacteur. L’objectif de ce stage consiste à réaliser une bibliothèque de transacteurs, pour les protocoles standards dont l’AXI, le CAN et l’Ethernet. Il faudra pour cela, pour chaque protocole, développer un transacteur matériel en VHDL/Verilog et logiciel en C/C++, et évaluer la performance du transacteur développé sur FPGA. Le candidat commencera par le développement de transacteurs pour le protocole AXI4 (AXI4, AXI4-lite, AXI4-stream), le CAN puis pour l’Ethernet. Candidat à ce stage, vous êtes en dernière année de formation de deuxième cycle universitaire ou d’école d’ingénieur et disposez d’une bonne connaissance en C/C++, en VHDL et/ou Verilog, en conception FPGA et de l’outil Vivado de Xilinx. Exigeant et investi, vous avez à coeur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie.

Accélération matérielle sur FPGA d'un algorithme d'optimisation

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, école d'ingénieur

7613

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : francois.galea@cea.fr

Les FPGA sont de plus en plus considérés comme une solution efficace pour l’accélération d’algorithmes logiciels gourmands en temps de calcul. Le principe est de déporter les sections les plus coûteuses du logiciel vers une architecture matérielle spécifique, implémentée sur le FPGA. De par les possibilités de parallélisme offertes, des facteurs d’accélération importants peuvent être obtenus. Ce stage s’intéresse à l’accélération d’une heuristique de type recherche tabou ou algorithme génétique pour un problème de conception de circuits électroniques. En raison des tailles de problèmes rencontrées, l’exécution logicielle de cet algorithme nécessite un très grand nombre d’itérations, et peut nécessiter un temps très important, pouvant atteindre plusieurs heures. Le stage consistera en les étapes suivantes : - Prise en main de l’algorithme considéré. - Implémentation matérielle du coeur de l’algorithme en VHDL (selon les possibilités, en partant de zéro ou en s’aidant de l’outil de synthèse de haut niveau de Xilinx). - Intégration de l’architecture matérielle dans l’environnement du laboratoire pour une exécution sur une plate-forme FPGA de Xilinx. - Test et évaluation (performance, consommation énergétique) sur la plateforme. Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (BAC+5). La maîtrise du langage de programmation matérielle VHDL et celle du langage C sont indispensables. Des connaissances en optimisation combinatoire et en conception FPGA seront appréciées.

Implémentation et optimisation d'une architecture multicoeur RISCV sur une plateforme multi-FPGA

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5, diplôme d'ingénieur

7611

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : benoit.tain@cea.fr

Aujourd’hui les applications sont de plus en plus complexes et les systèmes sur puce (SoC) devant supporter ces performances élevées augmentent aussi en complexité. La validation de ces systèmes passe souvent par l’étape de prototypage sur une plateforme à base de FPGA. Cependant, la complexité grandissante des SoC nécessite de plus en plus l’utilisation de plateformes de prototypage à base de plusieurs FPGA et ceci constitue un enjeu majeur pour la vérification de ces systèmes. L’objectif de ce stage consiste à implémenter une architecture multicoeur à base de processeurs RISC-V sur une plateforme proFPGA constituée de 2 FPGA Virtex 7 de Xilinx. Il faudra pour cela dans un premier temps, effectuer une partition manuelle de l’architecture, mettre en place l’interface de communication entre les partitions et implémenter les différentes partitions sur les différents FPGA. Le candidat sera alors amené à optimiser le multiplieur du processeur afin d’atteindre une fréquence de fonctionnement plus élevé. Dans un second temps, le candidat utilisera des partitions générées par un outil interne de partitionnement multi-FPGA afin de démontrer le fonctionnement d’un flot de conception multi-FPGA automatisé. Candidat à ce stage, vous êtes en dernière année de formation de deuxième cycle universitaire ou d’école d’ingénieur et disposez d’une bonne connaissance en C/C++, en VHDL et/ou Verilog, en conception FPGA et de l’outil Vivado de Xilinx. Exigeant et investi, vous avez à coeur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie.

Exécution spéculative basée sur la théorie GLR/GLL

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

BAC+5, école d'ingénieur

7610

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : thierry.goubier@cea.fr

Une problématique clé dans les processeurs actuels, et plus spécialement dans le calcul haute performance, est de prédire les accès mémoires pour permettre au processeur de précharger les données dans les caches. L'enjeu actuel est de d’exécuter efficacement des codes dit sparses, comme le HPCG, pour lequel l'efficacité des machines se situe à des niveaux très bas (typiquement < à 2% du maximum théorique des processeurs) dû au prix à payer pour les accès mémoires. Pour cela, une des voies est d'exécuter spéculativement en avance de phase les instructions sans effectuer de calcul afin de précharger les caches [1]. Dans cette exécution spéculative, un programme se transforme en une exécution parallèle suivant plusieurs branches (if / else), dont une seule se révélera correcte (prise / non-prise). Dans un domaine indépendant, celui des automates et de l'analyse syntaxique, le laboratoire a déjà mis en oeuvre une implémentation de la théorie GLR/GLL capable d’explorer de manière optimale les différentes alternatives d’exécution. Le but de ce stage est d'explorer et de valider si une telle théorie est capable de représenter une exécution spéculative d'un code de calcul. Le candidat devra alors implémenter une solution et analyser sur un flot d'instructions caractéristiques les performances obtenues. L'étudiant devra faire preuve d'un bon niveau en compilation et en architecture de processeur. Une poursuite en thèse est envisageable. [1] Z. Purser, K. Sundaramoorthy and E. Rotenberg, "A Study of Slipstream Processors", Proc. 33rd Ann. Int'l Symp. Microarchitecture, Monterey, CA, Dec. 2000.

Exécution native de code GPU dans le contexte d'une simulation SystemC/TLM 2.0

DACLE

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

Bac+5 - Master recherche/diplôme ingénieur

7609

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : amir.charif@cea.fr

Dans le cadre de la conception de systèmes numériques, le prototypage virtuel est devenu une nécessité, rendant possible le développement et la validation du logiciel avant la disponibilité de la plateforme matérielle. Le LCE (Laboratoire de Calcul et Environnement de Conception) propose sa propre solution de prototypage virtuel appelée SESAM. Grâce à une riche bibliothèque de composants et des méthodes innovantes d’accélération, SESAM permet de créer des prototypes virtuels de plateformes complexes et d’exécuter du code invité à des vitesses record. SESAM modélise plusieurs interfaces externes : SPI, I2C, PCI-Express, afin de rendre possible la simulation de plusieurs sous-systèmes connectés au sein d’une même simulation SystemC. Beaucoup d’architectures modernes adoptent un processeur graphique, ou GP-GPU (General Purpose Graphics Processing Unit) pour effectuer du calcul massivement parallèle. Le GPU est le plus souvent accessible via le bus PCI-Express, utilisé pour le transfert de données et de code exécutable vers la mémoire du GPU. Le but de ce stage est d’émuler l’exécution d’un code CPU/GPU en exécutant la partie CPU sur le modèle de processeur dans SESAM (e.g. ARM), et le code GPU sur un GPU physique connecté à la machine hôte. Il s’agira de modéliser dans SESAM un endpoint PCI-E qui transforme les requêtes TLM vers de vraies requêtes destinées au GPU physique. Le stagiaire sera donc confronté aux aspects les plus bas-niveau de la programmation GP-GPU et des transactions PCI-E. Les résultats de ce stage sont susceptibles de donner lieu à une publication dans une conférence internationale. Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (bac+5). Des connaissances solides en architecture des ordinateurs, langages C++ et C bas niveau sont requises. Toute expérience en programmation GPGPU (CUDA, OpenCL) sera appréciée. Le candidat idéal pour ce poste est curieux, aime apprendre de nouvelles choses et n’hésite pas à proposer des idées originales pour relever les nouveaux défis.

Développement d'un système d'information géographique - DGDO H/F

DPLOIRE

Systèmes d'information - Systèmes d'information

Nantes

Pays de la Loire

6 mois

7397

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Saclay
Laurence LOURS, DRHRS / SCP / BSLDE
Bat 524
91191 Gif-sur-Yvette cedex
e-mail : stages@cea.fr

Le déploiement de ces technologies de valorisation énergétique des bio-ressources locales est donc un levier d’action et un maillon essentiel pour la transition écologique et énergétique d’un territoire rural. Dans une étude récente pilotée par l’ADEME, il a été montré qu’à l’échelle de la France, la méthanisation et la gazéification avaient le potentiel de produire respectivement 140 TWh et 180 TWh de gaz en 2050 permettant alors d’atteindre un mix 100 % de gaz renouvelable. Pour atteindre ce potentiel, il est nécessaire de mobiliser l’ensemble des bio-ressources disponibles, sans cependant entrer en conflit avec les utilisations prioritaires (sur le bois issu de forêt par exemple). Le caractère très diffus de ces ressources va alors demander une planification précise pour le déploiement des technologies en fonction des propriétés de la bio-ressource, des quantités disponibles et de leurs disponibilités spatiales et temporelles ; Mais également en fonction des usages choisis du gaz (H2, CH4) et des capacités d’injection sur les réseaux de distribution et de transport, qui dépendent directement des choix et des objectifs définis par le territoire. Une première étape, dans ce contexte, est proposée au travers de ce stage dont l’objectif est le développement d’un système d’information géographique (SIG) permettant en plus des informations territoriales classiques (route, habitations...) la géolocalisation des bio-ressources d’un territoire (agricole, biomasse forestière…), des réseaux énergétiques disponibles (gaz, électrique, chaleur), et des autres usages potentiels (mobilité...). Le système devra pouvoir intégrer en calque d’autres paramètres relatifs aux flux de matières et énergétiques afin d’envisager une optimisation fonctionnelle et spatiale d’unités de méthanisation et de gazéification au sein d’un territoire donné. Pour ce stage, l’outil SIG sera utilisé pour étudier la Communauté de Communes Châteaubriant-Derval sur l’axe Nantes-Rennes, territoire agricole qui compte 700 exploitations agricoles. En fonction des avancées des travaux, il s’agira ensuite de développer une méthode d’optimisation et de dimensionnement de la chaine de production de gaz renouvelable afin de minimiser le coût de production tout en maximisant l’efficacité du process (bilan énergétique et CO2) en fonction de la géolocalisation des bio-ressources et des usages possibles du gaz renouvelable, dont l’injection réseau.

Développement d'un environnement de modélisation pour l'enseignement de l'Ingénierie Système H/F

DILS

Systèmes d'information - Systèmes d'information

Grenoble

Rhône-Alpes

6 mois

7379

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : sebastien.revol@cea.fr

Papyrus est devenu l'environnement de modélisation open-source de référence pour l'ingénierie système avec SysML. Si sa richesse d'expressivité et de fonctionnalités est utile dans les usages industriels, elle peut être un frein à son utilisation dans le cadre de l'enseignement. L'effort de prise en main de l'outillage est trop important par rapport à l'apprentissage des concepts d'ingénierie système. Toutefois, une version spécifique de l'outil dédiée à l'enseignement peut être créée en utilisant les mécanismes de customisation de Papyrus. L'objectif de ce stage est donc de créer cette version dédiée de Papyrus. Cela pourra notamment consister en : · Proposition d'une architecture de modèle d'ingénierie système pré configurée · Inclusion de briques de tutoriel anglophones dans Papyrus · Simplification des notations du langage SysML · Simplification de l'interface de modélisation · Proposition d'un profil SysML dédié à la formation (adaptation d'un langage de modélisation) Pour toutes ces travaux, le stagiaire réalisera l'ensemble du cycle de développement (spécifications, conception, mise en œuvre, tests et déploiement). Ces réalisations devront s'inclure dans les pratiques de développement du projet Eclipse Papyrus (intégration continue, qualité, cycle de livraison…). Le stagiaire sera encadré par les équipes de développement de l'environnement Papyrus dans les locaux du CEA à Grenoble en coordination avec une équipe enseignante de Grenoble INP Génie Industriel fournissant un contexte idéal pour le recueil des besoins et leur mise en œuvre.

Techniques de rétro ingénierie pour faciliter l'adoption de l'Ingénierie dirigée par les modèles IDM pour le développement des systèmes temps réel emb

DILS

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

informatique

7326

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : asma.smaoui@cea.fr

La complexité grandissante de ces systèmes rend nécessaire la possibilité d’aborder leur conception à des niveaux élevés d’abstraction. En effet, les gains en surface, temps ou consommation qu’il est possible d’obtenir lors des transformations, tant algorithmiques qu’architecturales, pourraient être proportionnels au niveau d’abstraction considéré. Pour réduire les coûts de développement et augmenter l’évolutivité, l’Ingénierie Dirigée par les Modèles (IDM) représente une véritable alternative. Cette approche s’appuie principalement sur le langage UML et sur l’initiative MDA (Model Driven Architecture) dont le principe consiste en l’élaboration de modèles indépendants de toutes plates-formes et leur spécialisation via des transformations pour l’implémentation effective des systèmes. Cependant, bien que l'IDM soit largement déployée pour concevoir les nouveaux systèmes, les systèmes déjà existants (legacy) ne profitent pas encore de cette montée au niveau d'abstraction. La rétro Ingénierie vient remédier à ce problème tout en participant à une plus large adoption de l'IDM (certains aspects restent à ce jour difficile de modéliser en UML tels-que les corps des méthodes: il est plus facile de coder un algorithme que de le représenter à l'aide d'un diagramme d'activité UML). L'objectif de ce stage est l'utilisation de techniques de rétro ingénierie pour transformer automatiquement des algorithmes en modèles UML afin de mener des tests de validation, d’exécuter des optimisations impossible de faire au niveau code. La liste suivante montre un ensemble de tâches qui doivent être exécutées dans le stage: • Examiner l'état de l'art pour les techniques de rétro ingénierie. Une thèse a été déjà soutenu en 2018 traitant ce sujet [1] . • Définir le langage pivot le plus adapté pour transformer un algorithme en modèle UML. • Papyrus Software Designer [2], développé dans notre laboratoire, offre déjà une transformation du code Java vers du modèle pour les machines à états UML, améliorer cet outil pour transformer du code java (C++ ou C) en diagrammes d'activité UML. • Utiliser l'outil développé sur du code legacy et montrer les avantages de la rétro Ingénierie (optimiser le code [3], valider le comportement, ...) Le stage nécessite des compétences en modélisation UML et en programmation JAVA ou C++ ou C. Le travail devrait être intégré dans l’outil Papyrus Software Designer. Liens: [1] https://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=7930223 [2] https://wiki.eclipse.org/Papyrus_Software_Designer [3] Thèse Asma Smaoui : Compilation optimisée des modèles UML https://tel.archives-ouvertes.fr/tel-00659360

Contrôle d'accès aux données pour des réseaux de capteurs IP sans fil

DIASI

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

7321

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : nouha.oualha@cea.fr

Le stage vise à développer une solution de contrôle d'accès pour des réseaux de capteurs IP sans fil, en s'appuyant sur des spécifications techniques définissant une boîte à outils standard pour le contrôle d'accès. Le stage poursuit deux objectifs. En se basant sur une implémentation logicielle sur une plateforme de capteurs IP sans fil, le premier objectif du stage est d'étendre cette implémentation logicielle avec la boîte à outils standard. Quant au deuxième objectif, il vise à concevoir une architecture de sécurité permettant un accès contrôlé aux données des capteurs sans fil. Pour chaque objectif, le stagiaire déterminera, avec l'aide de son encadrant, les tâches requises à réaliser en priorité.

Gestion de la sécurité pour l'IoT

DIASI

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

7319

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : nouha.oualha@cea.fr

Le stage vise à concevoir et à développer des mécanismes permettant la gestion d'applications de sécurité sur des plateformes de l'Internet des Objets. À cette fin, le stagiaire déterminera dans un premier temps, avec l'aide de son encadrant, les outils nécessaires pour réaliser plusieurs fonctionnalités de sécurité (chiffrement, signature, gestion de clés publiques). Puis, dans un second temps, le stagiaire participera à l'implémentation logicielle des mécanismes de sécurité, en s'appuyant sur des spécifications techniques définissant un protocole standard de gestion de la sécurité.

Application du Machine Learning pour l'optimisation des réseaux

DIASI

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

7318

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : charampolos.chatzinakis@cea.fr

L'objectif de ce stage est de mettre en œuvre des techniques de Machine Learning dans l'optique d'optimiser la gestion de réseaux multi-protocoles, et plus particulièrement afin d'anticiper des problèmes réseau et de mettre en place rapidement les reconfigurations appropriées de manière préventive. Le stagiaire participera à la conception d’une méthodologie d’apprentissage pour la détection des évènements qui comprend plusieurs étapes comme la génération des jeux des données, le prétraitement des données (feature engineering), l'apprentissage (model training) et l'évaluation comparative des différentes méthodes d’apprentissage (e.g. quel type de réseau de neurones est le plus adapté à la problématique). Ensuite, il participera au développement d’un démonstrateur d’un système de gestion de réseau qui s'appuiera sur la plateforme SDN (Software Defined Networking) du laboratoire LSC en intégrant la méthode d’apprentissage choisie.

Gestion des réseaux LPWAN

DIASI

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

7317

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : mounir.kellil@cea.fr

Le monde de l'Internet des objets (IoT) connait aujourd'hui une croissance significative grâce à l'émergence de diverses technologies logicielles et matérielles/électroniques donnant naissance à des composants embarqués/miniaturisés à faibles ressources (CPU, mémoire, batterie, débit E/S) à la fois intelligents et communicants. Dans le sillage de cette croissance importante dans l'embarqué, divers technologies radio dédiées aux réseaux IoT à faibles ressources ont été développées. Alors que certaines technologies radio pour les réseaux à faibles ressources ont des portées d'une dizaine de mètres (ex. ZigBee, BLE, etc.), d'autres technologies ont des portées allant jusqu'à quelques dizaines de kilomètres telle que LoRaWAN et Sigfox. Cette dernière classe de technologies radio, appelée aussi réseaux sans fil bas débit à longue portée (Low Power Wide Area Network : LPWAN) se caractérise par un débit maximum de données brutes relativement bas (par exemple, jusqu' à 27kbps dans le cas de LoRaWAN vs. 250 kbps pour ZigBee) et une très faible consommation d'énergie engendrant une autonomie de batterie pouvant aller jusqu'à une dizaine d'années. Les réseaux LPWAN sont destinés aux applications générant un échange de très petits volumes de données par heure (très faibles débits), à l'image des capteurs environnementaux (température, humidité, etc.), les compteurs d'énergie communicants, et les applications de sureté (intrusion, incendie, etc.). Etant donnée les faibles ressources des réseaux LPWAN, la performance représente un objectif central pour les applications dédiée à ce type de réseaux. L'objectif de ce stage est d'étudier les solutions réseaux de type LPWAN en mettant l'accent sur les problématiques de performance et de développer un prototype sous forme de preuve de concept pour l'optimisation des communications sur un réseau LPWAN tels que LoRaWAN. Ce stage commencera par une phase d'étude de l'état de l'art des réseaux LPWAN et des problématiques de performance associées. Il se poursuivra par la proposition et la conception d'optimisations qui seront ensuite implémentées et validées au sein d'un démonstrateur LPWAN.

Solution réseau pour améliorer la privacy des communications

DIASI

Systèmes d'information - Systèmes d'information

Saclay

Ile de France

6 mois

7316

Les candidatures doivent être adressées par email et sous forme d'un CV et d'une lettre de motivation détaillant les compétences à :
CEA Grenoble

17 rue des martyrs
38054 Grenoble
e-mail : alexis.olivereau@cea.fr

Avec les nouvelles régulations européennes GDPR et ePrivacy, la problématique de l'anonymat sur Internet cesse de concerner exclusivement les utilisateurs individuels pour devoir être traitée convenablement par les entreprises. Par ailleurs, des opérations d'espionnage industriel médiatisées ont mis en garde les entreprises sur la manière dont les métadonnées de leurs communications réseaux peuvent être exploitées, par exemple afin d'identifier des partenariats avant même que ceux-ci soient officialisés. Pour ces raisons, il est nécessaire tant pour les entreprises sensibles que pour leur clients que des solutions robustes garantissant la privacy des communications soient mises en place. Le Laboratoire des Systèmes Communicants (LSC) du CEA LIST a conçu une architecture et des mécanismes protocolaires destinés à offrir conjointement un excellent niveau de privacy tout en assurant une confidentialité post-quantique aux flux de communications traités. Un premier prototype a été conçu, et il convient maintenant de développer une preuve de concept de qualité pré-produit. Sur la base du banc de test existant et des spécifications des protocoles considérés, le stagiaire participera au développement de la solution. Il sera en particulier en charge de participer à la spécification et à l'implémentation des mécanismes d'accès anonyme au service ainsi que de ceux permettant la montée en charge du service (architecture multi-serveurs supportant un nombre croissant d'utilisateurs). Le stage consistera également à illustrer la pertinence des travaux réalisés via l'implémentation de scénarios de démonstration.

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