Direction scientifique
Transfert de connaissances vers l'industrie

Les Post-Docs par thème

Sciences pour l'ingénieur >> Electronique et microélectronique - Optoélectronique
12 proposition(s).

Conception en vue de la fiabilité des composants microélectroniques numériques

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Fiabilité et Intégration Capteur

Thèse en conception des circuits microélectroniques

01-03-2018

PsD-DRT-18-0010

valentin.gherman@cea.fr

Les mémoires non-volatiles de type flash sont un élément clé pour le développement des applications haute-température dans l'aérospatial, l'industrie automobile et l'industrie du forage. Malheureusement, le temps de rétention des mémoires flash est fortement dégradé par la haute-température et peut être considérablement diminué même à des températures plus modérées, particulièrement dans le cas où il faut stocker plusieurs bits par cellule. Cet effet peut être estompé à travers un rafraîchissement périodique des données. Le problème est que, en présence des variations de température dues à un changement des conditions environnementales et/ou de charge de travail, une fréquence de rafraîchissement fixe doit être adaptée au pire cas et risque d'entraîner des pertes en termes de performance et endurance. Le premier objectif de ce projet est d'implémenter une méthode de rafraîchissement basée sur l'utilisation d'un compteur permettant de : (a) suivre l'évolution de l'impact de la température sur le temps de rétention des mémoires flash, (b) générer des alertes sur l'imminence d'une perte de données et (c) fournir des timestamps. Le deuxième objectif du projet est de déterminer la loi qui gouverne l'évolution avec le temps des fautes de rétention dans une mémoire flash. Le but est l'implémentation d'une technique capable de déterminer le temps de rétention restant de chaque page mémoire en fonction de l'âge de rétention, i.e. le temps écoulé depuis le stockage des données, et le nombre des erreurs de rétention et non-rétention. Le travail du post-doctorant inclura la publication des résultats scientifiques dans des conférences internationales et journaux de haut niveau.

Résonateurs et filtres à ondes élastiques de plaque agiles en fréquence

Département Composants Silicium (LETI)

Laboratoire Composants Radiofréquences

Thèse sur composants acoustiques radiofréquence ou composants MEMS

01-03-2017

PsD-DRT-17-0011

alexandre.reinhardt@cea.fr

L'accroissement du nombre de bandes de fréquences différentes devant être prises en compte pour la téléphonie mobile entraîne une explosion du nombre de filtres passe-bande utilisés dans ces systèmes. Dans cette optique, la possibilité de rendre des résonateurs et des filtres agiles en fréquence se présente comme un élément clef des futurs systèmes de transmission sans fil. Le CEA LETI travaille depuis plusieurs années au développement de résonateurs et de filtres à ondes élastiques, notamment guidées dans des films minces piézoélectriques. En parallèle, il a proposé plusieurs concepts de résonateurs et de filtres agiles en fréquence. Le but de ce post-doc consistera donc à approfondir ces idées et à travailler à la conception de ces composants. En interaction avec les membres de l'équipe projet responsables de la fabrication de ces composants, le candidat étudiera différentes structures permettant d'apporter de l'agilité ou de la reconfigurabilité à ces composants, proposera des solutions innovantes, et caractérisera les composants réalisés en salle blanche. Des démonstrateurs répondant à des applications concrètes seront enfin proposés et réalisés.

Co-optimisation entre technologie et conception de circuit de SRAM et cellules standard sur des nanofils empilés au noeud 5nm

Archive des laboratoires DRT (ne pas utiliser)

Laboratoire Dispositifs Innovants

Thèse de doctorat en microélectronique

01-02-2017

PsD-DRT-17-0013

francois.andrieu@cea.fr

Le post-doc consiste en l'étude du dessin de conception de cellules SRAM et de cellules standards MOS pour la technologie de nanofils empilés au n?ud 5nm intégrant un auto-assemblage de co-polymères à bloc (DSA). Cette étude sera basée sur l'utilisation d'un modèle compact (SPICE) développe au LETI ainsi que sur les expertises du LETI en intégration et procédés nanoélectroniques. Le but est de déterminer le meilleur dessin de conception pour les cellules en termes de performance, puissance consommée et densité.

Optimisation du cascode monolithique de puissance en technologie MOS-ChannelHEMT GaN/Si

Département Composants Silicium (LETI)

Laboratoire Composants Electroniques pour l'Energie

electronique, microélectronique, composants et électronique de puissance, composants GaN, physique du semiconduteur

01-02-2017

PsD-DRT-17-0017

erwan.morvan@cea.fr

Afin de répondre au besoin de la conversion d'énergie, notamment pour les applications automobile ou photovoltaïque, la technologie des transistors de puissance GaN/Si s'oriente aujourd'hui vers des composants E-mode avec des performances agressives en termes de tension de seuil (>2V), de courant nominal (100-200A), de tension de claquage (650 et 1200V) et d'immunité au phénomène de « current collapse ». Le cascode discret est assez largement utilisé aujourd'hui pour répondre à ce besoin (Transphorm, On-Semi, NXP, IR?) mais il présente certains problèmes spécifiques (inductances parasites, appairage, composants additionnels, coût, fonctionnement limité en température lié à la puce Si ?). Le cascode monolithique est une version très compacte du cascode qui doit permettre d'éviter ces problèmes mais aussi d'améliorer les performances des transistors E-mode intrinsèques (MOS-C HEMT ) étudiés au Leti. D'autres acteurs du GaN ont d'ailleurs suivi une approche similaire sur une autre technologie E-mode intrinsèque de type p-GaN gate, sans nécessairement l'afficher comme telle. Le Leti a fait récemment la démonstration de ce cascode monolithique dans le cadre d'une thèse 2014-2016 sur la base de sa technlologie MOS-C HEMT, compatible C-MOS en GaN/Si 200mm. Ce post-doc propose d'optimiser ce composant dans la continuité des travaux de thèse. Il doit permettre d'améliorer les performance de ces transistors en terme de Ron, Ron.specifique, pertes de commutation et fréquence de fonctionnement afin de répondre au besoin de nos partenaires industriels.

Minimisation des dommages induits par la gravure par plasma sur les flancs des motifs de semi-conducteurs III-V

Département Technologies Silicium (LETI)

Autre laboratoire

Thèse en physique des matériaux

01-03-2017

PsD-DRT-17-0032

eugenie.martinez@cea.fr

Ce projet consiste en l'étude des dommages induits par la gravure par plasma sur les flancs des motifs de semi-conducteurs III-V, afin de développer des solutions technologiques innovantes capables de les minimiser. Nous cherchons à mieux comprendre par quels mécanismes et dans quelle mesure les procédés de gravure plasma modifient les flancs des motifs de semi-conducteurs III-V et les conséquences que cela induit sur les propriétés optiques des dispositifs. Le semi-conducteur étudié sera l'Al0.17Ga0.83As qui possède d'excellentes propriétés opto-électroniques et un gain paramétrique non-linéaire fort. Le PostDoc se focalisera sur la compréhension des mécanismes d'endommagement par gravure plasma. Il s'agira de déterminer quels sont les paramètres clés de la gravure plasma qui influencent les changements structuraux et chimiques observés sur les flancs de l'Al0.17Ga0.83As ainsi que les changements des propriétés optiques. Cela nécessitera le développement d'une méthodologie de caractérisation 3D quantitative à l'échelle nanométrique des flancs de gravure, basée sur la microscopie Auger et la cathodoluminescence. L'objectif sera ensuite de corréler les défauts structuraux induits par gravure plasma aux modifications des propriétés optoélectroniques. Enfin, le travail consistera à développer un procédé de gravure plasma permettant de minimiser les dommages induits sur les flancs, en explorant des techniques innovantes et alternatives. Des procédés de restauration et de passivations de ces flancs seront aussi étudiés.

Conception d'un circuit intégré de puissance en GaN sur Si, caractérisation, mise en oeuvre

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

profil micro-électronique, conception sous cadence, avec une expérience dans l'électronique de puissance

01-03-2017

PsD-DRT-17-0038

dominique.bergogne@cea.fr

L'objectif est de proposer une solution innovante permettant d'alimenter une électronique basse tension (3 à 12VDC) ou de charger des accumulateurs, à partir de tensions alternatives industrielles (230VAC/400VAC). Ce type de dispositif devrait bénéficier fortement de l'apport des technologies de passifs intégrés et des possibilités offertes par les ASIC développés au Leti, en particulier les ASIC en GaN. Ce programme de recherche s'inscrit dans la ?'roadmap puissance'' du Leti. A partir de l'état de l'art et de concepts envisagés par des chercheurs du CEA, le post-doctorant devra imaginer une solution originale, en faire la conception, puis caractériser le système ainsi réalisé. Le programme de recherche implique d'autres partenaires académiques ce qui permet au post-doctorant de s'immerger dans un contexte de recherche amont. Une application industrielle a été identifiée. Le post-doctorant sera encouragé à enrichir le sujet par des fonctions additionnelles au niveau du contrôle (régulation) à très hautes fréquence, de la transmission de signaux isolés via le convertisseur ou tout autre sujétion

Couches 2D pour Contacts et Empilements de Grille Avancés

Département Composants Silicium (LETI)

Laboratoire d'Intégration des Composants pour la Logique

Sciences des materiaux semiconducteurs

01-06-2017

PsD-DRT-17-0039

louis.hutin@cea.fr

Les TMDs (Transition Metal Dicalchogenides, MX2) ayant démontré des propriétés d'intérêt dans de nombreux domaines des nanotechnologies (CMOS, mémoires, capteurs, photonique, etc.), ils apparaissent comme des matériaux prometteurs du fait de leur co-intégration facilitée par leur nature intrinsèque (matériaux de van der Waals) et de leurs propriétés fonctionnelles. Toutefois, leur potentiel applicatif reste incertain du fait de la difficulté à les élaborer dans un environnement nanoélectronique standard tout en en contrôlant leurs propriétés fonctionnelles. Le candidat cherchera à quantifier les propriétés électriques de différentes couches 2D intégrées dans des structures de test en technologies silicium (TLM, Cross Bridge Kelvin Resistor, MOS Capacitors) pour donner des recommandations d'applications voire effectuer un démonstrateur dispositif. Il s'agit en l'occurrence de caractériser l'intérêt de ces matériaux non pas en tant que couches de transport, mais comme interfaces permettant d'améliorer : ? La résistivité dans les contacts via Fermi-level depinning. ? Le contrôle de la charge d'inversion du canal par la tension de Grille via un effet de capacité quantique différentielle négative.

Electronique analogique cryogénique pour le calcul quantique

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

microelectronique, conception analogique

01-02-2018

PsD-DRT-18-0041

gael.pillonnet@cea.fr

Ce post doctorat est dans le cadre d'un programme de recherche avancé et stratégique pour le CEA (Léti et INAC) dans le domaine du calcul quantique. Vous étudierez et dimensionnerez des circuits électroniques de lecture et d'écriture de bits quantiques à température cryogénique. Cette proposition vous est dédiée si vous recherchez un post doctorat au contenu technique ambitieux et si vous êtes désireux d'acquérir une expérience dans la recherche technologique. Ce post doctorat vous donne l'opportunité d'acquérir une expertise sur un sujet de recherche amont : le calcul quantique via l'électronique cryogénique, pouvant emmener à terme à une rupture technologique dans le domaine du calcul numérique. Vous aurez également une vision au c?ur d'un projet ambitieux dans un environnement conciliant recherche amont et transfert industriel, un atout unique du CEA-LETI.

Etude de faisabilité et développement des moyens permettant la simulation SPICE des circuits à base de Qubits silicium

Département Composants Silicium (LETI)

Laboratoire de Simulation et Modélisation

doctorat

01-08-2019

PsD-DRT-18-0056

sebastien.martinie@cea.fr

Le modèle Compact / SPICE est le lien entre le développement des briques technologiques et la conception du circuit. L'objectif du modèle est de reproduire avec précision les caractéristiques expérimentales essentielles à la conception de circuit numérique, analogique et mixte. Dans le domaine du quantum computing, identifier puis développer les moyens à fournir aux concepteurs pour réaliser et optimiser les circuits quantiques demande une étude approfondie, prenant en compte les spécificités de fonctionnement des Qubits et les contraintes de la simulation SPICE. Le principal challenge est de pouvoir décrire le comportement quantique de cette architecture. Il faudra également étudier si ce comportement doit être décrit via les grandeurs physiques (p.ex. spin électronique, niveau d'énergie ?) ou par des grandeurs logiques (état quantique, matrice de transformation, ?). Il faudra aussi prendre en compte la compatibilité entre le formalisme mathématique et les outils standards de modélisation compacte (description Verilog-A). Suite aux récentes activités de recherche expérimentale (entre le CEA et le CNRS) concernant la première démonstration du Qubit de spin de trou sur SOI, nous proposons d'abord d'étudier les moyens de modéliser un tel dispositif grâce à une approche de macro-modélisation, où le modèle compact SET, l'inclusion de la dégénérescence du spin magnétique et la gestion de l'excitation RF constituent les étapes principales. Les défis par rapport à l'état de l'art sont l'inclusion du champ magnétique dans le modèle SET, la description de la résonnance tunnel, l'excitation RF d'un SET et la reproduction des oscillations de Rabi.

Developement de la technologie FDSOI au delà du noeud 10nm

Département Composants Silicium (LETI)

Laboratoire d'Intégration des Composants pour la Logique

Doctorant en microelectronique

01-11-2018

PsD-DRT-18-0074

claire.fenouillet-beranger@cea.fr

Le FDSOI est reconnue comme une technologie prometteuse pour les applications mobiles, l'IOT ainsi que pour les applications radiofréquences pour les futurs n?uds technologiques [1]. Le LETI est un pionnier dans la technologie FDSOI ce qui lui permet d'apporter des solutions innovantes afin de soutenir des partenaires industriels. La réduction d'échelle du FDSOI au delà du n?ud 10nm offres de nouvelles perspectives en termes de SOC et de performances RF. En revanche d'un point de vue intégration cela pose de nouveaux challenges. En effet le réduction de l'épaisseur du canal en dessous de 5nm devient difficile car il faut garantir une bonne mobilité des porteurs tout en conservant une bonne variabilité. Ainsi, l'introduction de solutions technologiques innovantes comme booster de performances devient nécessaire (Stress dans le canal, architectures alternatives de grille, optimisation des capacités parasites, le tout en tenant compte des règles de dessin de plus en plus agressives [2]). La viabilité de ces nouveaux concepts devra être validée dans un premier temps par simulations TCAD et ensuite implémentés sur des lots 300mm. Ce sujet est en ligne parfaite avec la nouvelle stratégie du LETI ainsi qu'en total accord avec l'annonce des futurs investissements [3]. Le candidat sera en charge des simulations TCAD pour définir les variantes à intégrer sur les lots jusqu'à la caractérisation électrique. Les simulations TCAD seront faites en collaboration avec l'équipe TCAD du LETI. Le candidat devra faire preuve d'innovation, de dynamisme, un bon relationnel pour travailler en équipe est indispensable. [1] 22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications, R. Carter et al, IEEE IEDM 2016. [2] UTBB FDSOI scaling enablers for the 10nm node, L. Grenouillet et al, IEEE S3S 2013. [3]https://www.usinenouvelle.com/article/le-leti-investit-120-millions-d-euros-dans-sa-salle-blanche-pour-preparer-les-prochaines-innovations-dans-les-puce

Sécurisation énergétiquement efficace de fonctions de sécurité pour l'IoT en technologie FDSOI 28nm

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Intégration Silicium des Architectures Numériques

Thèse en conception microélectronique numérique ou Thèse en sécurité matérielle

01-10-2017

PsD-DRT-17-0098

simone.bacles-min@cea.fr

La sécurité des objets connectés doit être efficace en énergie. Or, la plupart des travaux autour de la sécurisation par la conception montrent un surcoût, d'un facteur multiplicatif de 2 à 5, en surface, en performance, en puissance et en énergie, qui ne satisfait pas les contraintes de l'IoT. Ces 5 dernières années les efforts de recherche sur la sécurisation ont été guidés par la réduction de la surface silicium voire de la puissance, ce qui n'implique pas toujours à une diminution de l'énergie, critère prédominant dans les objets connectés autonomes. Le sujet de post-doc vise la sécurisation vis à vis d'attaques potentielles, et l'optimisation en consommation énergétique, de l'implémentation de fonctions de sécurité (capteurs de détection d'attaques, accélérateur cryptographique, générateur de nombre aléatoire, etc.) en technologie FDSOI 28nm. A partir de la sélection de briques de sécurité non sécurisées, disponibles sur FPGA, le post-doc explorera les solutions de sécurisation à tous les niveaux du flot de conception afin de proposer et de valider, dans un démonstrateur silicium, les contre-mesures les plus efficaces en énergie tout en garantissant le niveau de sécurité choisi.

Etude de couplage substrat CMOS pour les applications millimétriques

Département Architectures Conception et Logiciels Embarqués (LIST-LETI)

Laboratoire Architectures Intégrées Radiofréquences

Doctorat/ Ph.D.

01-01-2018

PsD-DRT-17-0125

emeric.defoucauld@cea.fr

Ce post-doctorat étudiera les couplages substrat dans les circuits radiofréquences millimétriques. Il mettra en évidence l'influence des substrats silicium dans la conception des circuits très hautes fréquences. Un travail préliminaire sera une synthèse bibliographique des méthodes de réduction de couplages sur puce des différents circuits analogique et numérique. L'influence, que pourront avoir le positionnement au niveau routage des différents blocs, sera analysée. Le candidat étudiera ainsi les performances en bruit, parasites fréquentiels et puissance adaptés aux systèmes millimétriques à l'aide d'outils de simulations de couplage circuit. Il évaluera ensuite les différentes solutions de conception (architectures) qui permettent de réduire ces influences suivant les spécifications des différents systèmes usuels. Les spécifications au niveau routage des différents blocs de base seront évaluées dans des configurations analogiques, numériques ou de puissances. Cette étape permettra d'établir une comparaison quantitative entre ces différentes solutions et pourra ainsi aboutir à la d'une méthodologie de conception.

Voir toutes nos offres